基于FPGA的卷积码编译码器

2 维特比译码器的设计2．1 维特比译码器的原理 卷积码的译码一般采用维特比译码。维特比译码本质上是对长度为L的二进制序列的最佳译码，需要对可能发送的2L个不同的序列的2L条路径量度进行计算...

基于FPGA的卷积码的编/译码器设计

本文在介绍卷积码原理的基础上,详细阐述了基于FPGA的卷积码的编/译码器的设计。值得一提的是,卷积码的译码采用维特比译码算法,利用了状态路径度量计算、保存路径转移过程和回溯译码等方法,在硬件实现上能有效地减少存储量、降低...

基于FPGA的卷积码编译码器

长约束度卷积码译码器神经网络结构[A];1999年中国神经网络与信号处理学术会议论文集[C];1999年 10 周强;叶明;[A];中国通信学会第六届学术年会论文集（中）[C];2009年 11 潘长勇;丁锐;杨知行;房海东; [A];中国...

基于FPGA的卷积码译码器的方案

卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。它克服了分组码由于以码块为单位编译码而使分组间的相关信息丢失的缺点。（2，1，8）卷积码在2G、3G通信系统中得到了广泛的运用。CDMA/IS-95系统的前向信道[3]、CDMA20001x的前反向链路都使用了生成多项式为（561，753）码率为1/2的（2，1，8）卷积码。针对目前卷积码译码器占用资源较多，最高工作频率较低的缺点，本文设计了一种新的基于FPGA的（2，1，

基于FPGA的卷积码的编/译码器设计

本文主要论述了基于Xilinx公司的 FPGA 的卷积编码器及相应的 维特比 译码器的研究，并在幸存路径存储与译码输出判决方面提出了改进算法，从而使译码器结构得到简化。1 卷积码的编码原理与实现 ...

基于FPGA的卷积码译码器设计

张洋;王秀敏;陈豪威;杨世华;李祥波 开通知网号针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的(2,1,8)卷积码译码器。该译码器采用硬判决维特比译码算法。为有效...

基于FPGA的卷积码的编/译码器设计

本文主要论述了基于Xilinx公司的FPGA的卷积编码器及相应的维特比译码器的研究，并在幸存路径存储与译码输出判决方面提出了改进算法，从而使译码器结构得到简化。1 卷积码的编码原理与实现 卷积...

基于FPGA的卷积码编译码器

摘要：基于卷积码的编译码原理，使用VHDL语言和FPGA芯片设计并实现了(2，1，3)卷积码编译码器。其中译码器设计采用“截尾”的Vite-rbi译码算法，在支路量度计算、路径量度和译码路径的更新与...

基于FPGA的卷积码的编/译码器设计

Virtex 4 FPGA为开发芯片用于设计和验证所提出的卷积编码和维特比(Veterbi)译码算法。5．1 卷积编码器如图6所示，clk为时...

基于FPGA的卷积码的编/译码器设计

卷积码是Elias在1955年最早提出的，稍后，Wozencraft在1957年提出了一种有效译码方法，即序列译码。Massey在1.